FinFET晶體管的發(fā)展歷程與技術(shù)原理

晶體管技術(shù)的演進(jìn)是現(xiàn)代工程學(xué)中最引人注目的成就之一。在過去幾十年中,半導(dǎo)體行業(yè)以非凡的一致性遵循著摩爾定律,大約每兩年將晶體管密度提高一倍。這種進(jìn)步推動了計算能力的指數(shù)級增長,改變了整個世界——從服務(wù)少數(shù)用戶的大型計算機(jī)發(fā)展到數(shù)十億人手中的智能手機(jī)。然而,當(dāng)晶體管尺寸接近先進(jìn)技術(shù)節(jié)點(diǎn)所需的納米級尺寸時,基本物理限制開始威脅進(jìn)一步的發(fā)展。FinFET的出現(xiàn)為這些挑戰(zhàn)提供了優(yōu)雅的解決方案,代表了自MOSFET發(fā)明以來晶體管設(shè)計架構(gòu)上最重要的創(chuàng)新之一[1]。

傳統(tǒng)晶體管縮小面臨的挑戰(zhàn)

要理解為什么需要FinFET,必須首先了解金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET),這種器件自1960年代以來一直是集成電路的基本構(gòu)建單元。傳統(tǒng)MOSFET由硅襯底和源極、漏極區(qū)域組成,兩者通過溝道連接,而柵極電極通過薄柵極氧化層與溝道隔離。當(dāng)柵極施加電壓時,會產(chǎn)生電場調(diào)制溝道的導(dǎo)電性,使電流在開啟狀態(tài)下能夠在源極和漏極之間流動,而在關(guān)斷狀態(tài)下阻斷電流。

圖1：0.25微米技術(shù)節(jié)點(diǎn)的傳統(tǒng)平面MOSFET的基本結(jié)構(gòu),顯示柵極電極位于柵極氧化層之上,柵極氧化層位于硅襯底上,源極和漏極區(qū)域延伸到柵極兩側(cè)的襯底中。

這種平面結(jié)構(gòu)在多年來服務(wù)行業(yè)表現(xiàn)良好,但隨著尺寸持續(xù)縮小,嚴(yán)重的問題開始出現(xiàn)。當(dāng)柵極長度降至約100納米以下時,柵極控制溝道電位的能力開始惡化。最顯著的問題是漏極誘導(dǎo)勢壘降低(DIBL)。在這種現(xiàn)象中,漏極電壓影響電子從源極流向漏極必須克服的勢壘,有效降低了閾值電壓,導(dǎo)致關(guān)斷狀態(tài)下過多的漏電流。柵極失去了對溝道的獨(dú)占控制權(quán),導(dǎo)致開態(tài)電流與關(guān)態(tài)電流之比下降。這種退化增加了功耗,使得可靠地區(qū)分邏輯狀態(tài)變得困難。

根本問題源于靜電學(xué)。在平面MOSFET中,柵極僅從一側(cè)控制溝道。當(dāng)柵極長度縮小而柵極氧化層厚度和溝道深度保持相對較大時,柵極的電場對整個溝道區(qū)域的控制效果減弱。源極和漏極的電場開始更深入地滲透到溝道中,干擾柵極控制。為了應(yīng)對這種效應(yīng),工程師不得不使柵極氧化層越來越薄以增強(qiáng)柵極的電場。然而,當(dāng)二氧化硅柵極氧化層厚度接近約2納米以下時,量子力學(xué)隧穿會導(dǎo)致不可接受的柵極漏電流。

圖2：摩爾定律對計算行業(yè)的影響,顯示從1960年到2020年計算器件數(shù)量的指數(shù)級增長,從約100萬臺大型機(jī)單元增長到超過10億臺智能手機(jī)和平板電腦,這種增長得益于持續(xù)的晶體管縮放。

在1996年,當(dāng)國際半導(dǎo)體界規(guī)劃技術(shù)路線圖時,0.25微米CMOS工藝代表了當(dāng)時的技術(shù)水平。美國國防高級研究計劃局(DARPA)在那一年啟動了先進(jìn)微電子計劃,雄心勃勃地將目標(biāo)定為開發(fā)25納米CMOS技術(shù)。這代表著柵極長度減小了十倍,這一挑戰(zhàn)在使用傳統(tǒng)平面MOSFET結(jié)構(gòu)時似乎幾乎無法克服。1998年國際半導(dǎo)體技術(shù)路線圖預(yù)測了未來技術(shù)節(jié)點(diǎn)的關(guān)鍵尺寸和規(guī)格,但超過某一點(diǎn)后,路線圖表明"沒有已知解決方案"來實(shí)現(xiàn)足夠的靜電控制。

通往多柵極晶體管之路

突破性的洞察來自于認(rèn)識到根本問題是幾何問題。如果柵極可以從多個側(cè)面而不僅僅是從上方控制溝道,柵極的電場將更完整地包圍溝道,提供更好的靜電控制。這促使研究人員探索在絕緣體上硅(SOI)晶圓上制造的超薄體MOSFET。在這些器件中,溝道區(qū)域形成于位于掩埋氧化層之上的非常薄的硅薄膜中,氧化層將溝道與下方的襯底電隔離。

關(guān)鍵洞察是精確量化硅體需要有多薄。理論分析和器件模擬顯示,對于單柵極超薄體MOSFET要實(shí)現(xiàn)足夠的靜電控制,硅厚度必須小于柵極長度的約四分之一。對于在硅薄膜頂部和底部表面都有柵極的雙柵極結(jié)構(gòu),要求放寬到硅厚度小于柵極長度的約三分之二。體厚度與柵極長度之間的這種關(guān)系成為薄體晶體管的基本設(shè)計原則。

圖3：針對25納米柵極長度器件的器件模擬結(jié)果,左側(cè)顯示硅厚度為10納米的器件,漏電流密度控制在約2.1納安/微米;右側(cè)顯示硅厚度為20納米的器件,靜電控制不足導(dǎo)致漏電流密度飆升至19微安/微米,幾乎高出10,000倍。

全球多個研究小組探索了實(shí)現(xiàn)雙柵極晶體管的不同方法。1990年,日立中央研究實(shí)驗(yàn)室的研究人員發(fā)表了一篇開創(chuàng)性論文,描述了DELTA MOSFET,其中DELTA代表"全耗盡精簡溝道晶體管"。該器件具有被柵極電極包圍的垂直硅溝道,在溝道寬度小于0.3微米時展現(xiàn)出改進(jìn)的靜電控制。然而,垂直取向和制造復(fù)雜性使得這種結(jié)構(gòu)難以集成到制造中。

FinFET的誕生

FinFET架構(gòu)源于加州大學(xué)伯克利分校在1990年代后期開始的研究,作為DARPA資助的專注于25納米晶體管技術(shù)項(xiàng)目的一部分。關(guān)鍵創(chuàng)新是將硅溝道垂直取向,但允許電流水平流動,平行于晶圓表面。想象一個從掩埋氧化層垂直突出的高而窄的硅鰭片。柵極電極包裹住這個鰭片的兩個側(cè)壁,通過自對準(zhǔn)工藝形成天然的雙柵極結(jié)構(gòu)。源極和漏極區(qū)域位于鰭片的兩端,電流沿著鰭片的長度方向流過兩者之間的窄溝道區(qū)域。

這種架構(gòu)提供了幾個引人注目的優(yōu)勢。自對準(zhǔn)的雙柵極是自動的,而不需要復(fù)雜的對準(zhǔn)程序。鰭片寬度(在靜電學(xué)術(shù)語中對應(yīng)于溝道厚度)可以使用側(cè)壁間隔層光刻技術(shù)精確控制。該結(jié)構(gòu)從根本上與平面CMOS工藝兼容,需要漸進(jìn)式而非根本性的制造流程改變。最重要的是,提供了將柵極長度縮小到遠(yuǎn)低于25納米所需的靜電控制。

圖4：雙柵極FinFET結(jié)構(gòu)的三維示意圖,顯示窄硅鰭片從掩埋氧化層垂直延伸,柵極電極跨越鰭片的兩側(cè),源極和漏極區(qū)域位于鰭片的前后。

早期FinFET的開發(fā)與演示

第一批實(shí)驗(yàn)性n溝道FinFET在1998年得到演示,器件實(shí)現(xiàn)了低至17納米的柵極長度。這些早期器件使用約20納米寬、50納米高的鰭片,采用多晶硅柵極電極和二氧化硅柵極介電層。測量的電學(xué)特性驗(yàn)證了理論預(yù)測,即使在這些極小的尺寸下也顯示出對短溝道效應(yīng)的出色控制。亞閾值擺幅測量晶體管在關(guān)斷和開啟狀態(tài)之間切換的急劇程度,保持接近約60毫伏/十倍電流變化的理想值。漏極誘導(dǎo)勢壘降低被抑制到可接受的水平。

次年,研究人員演示了第一批p溝道FinFET,完成了CMOS邏輯電路所需的互補(bǔ)晶體管對。這些器件使用硅鍺柵極電極,實(shí)現(xiàn)了18納米柵極長度。

圖5：開創(chuàng)性p溝道器件的透射電子顯微鏡圖像和電學(xué)特性,橫截面圖像顯示硅鰭片、包括二氧化硅帽和氮化物間隔層的柵極介電層以及硅鍺柵極電極,傳輸特性展示晶體管在關(guān)斷狀態(tài)(漏電流小于1飛安/微米)和開啟狀態(tài)(承載數(shù)百微安/微米)之間清晰切換。

關(guān)鍵的制造挑戰(zhàn)是在整個晶圓上實(shí)現(xiàn)均勻、窄的鰭片寬度。傳統(tǒng)光學(xué)光刻難以定義具有足夠均勻性的亞光刻特征。解決方案來自側(cè)壁間隔層光刻,也稱為側(cè)壁圖像轉(zhuǎn)移或自對準(zhǔn)雙重圖案化。在這種技術(shù)中,首先使用傳統(tǒng)光刻對犧牲層進(jìn)行圖案化。然后在該結(jié)構(gòu)上共形沉積薄膜并進(jìn)行各向異性回蝕,在犧牲特征的垂直側(cè)壁上留下窄間隔層。這些間隔層用作蝕刻硅鰭片的掩模。由于間隔層寬度由薄膜沉積厚度而非光刻分辨率決定,因此可以精確均勻地控制。此外,鰭片間距自動為原始光刻圖案間距的一半。

圖6：間隔層光刻用于FinFET制造的優(yōu)勢,圖表顯示關(guān)鍵尺寸測量的累積分布,表明間隔層定義的鰭片比傳統(tǒng)電子束光刻對鰭片寬度實(shí)現(xiàn)了更嚴(yán)格的控制,掃描電子顯微鏡圖像顯示使用該技術(shù)創(chuàng)建的均勻鰭片陣列。

工藝改進(jìn)與性能優(yōu)化

早期FinFET研究確定了幾個需要工藝優(yōu)化以實(shí)現(xiàn)競爭性能的領(lǐng)域。一個重大挑戰(zhàn)是鰭片側(cè)壁溝道中的載流子遷移率。當(dāng)硅鰭片從標(biāo)準(zhǔn)(100)取向表面的晶圓上蝕刻時,垂直側(cè)壁對應(yīng)于(110)晶面。不幸的是,(110)表面上的電子遷移率顯著低于(100)表面,降低了n溝道晶體管的性能。(110)表面上的空穴遷移率高于(100)表面,有利于p溝道晶體管,但n型和p型器件之間的不對稱性使電路設(shè)計復(fù)雜化。

研究人員發(fā)現(xiàn),高溫氫退火可以平滑鰭片側(cè)壁,減少表面粗糙度并提高載流子遷移率。

圖7：有無氫退火的p溝道和n溝道FinFET的漏極電流與柵極過驅(qū)動的測量,退火工藝將電子遷移率提高了約29%,空穴遷移率提高了19%,在不改變器件尺寸的情況下顯著提升了晶體管驅(qū)動電流。

另一個性能關(guān)鍵因素是閾值電壓控制。在傳統(tǒng)平面MOSFET中,閾值電壓主要通過溝道摻雜來調(diào)節(jié)。然而,在積極縮放的FinFET中,溝道摻雜變得有問題,因?yàn)闀黾与S機(jī)摻雜漲落效應(yīng)。首選方法是使用未摻雜或輕摻雜的硅體,通過柵極功函數(shù)工程調(diào)節(jié)閾值電壓。不同的金屬柵極材料具有不同的功函數(shù)——從金屬中移除電子所需的能量。通過為n溝道和p溝道器件選擇具有適當(dāng)功函數(shù)的柵極材料,設(shè)計人員可以在不依賴溝道摻雜的情況下設(shè)置閾值電壓。

圖7展示了具有鉬柵極的FinFET的功函數(shù)調(diào)諧用于閾值電壓控制。通過離子注入將氮摻入鉬中,研究人員可以改變閾值電壓。較高的氮濃度使n溝道閾值電壓更正,p溝道閾值電壓更負(fù),允許兩種晶體管類型的獨(dú)立優(yōu)化。

向三柵極和體硅FinFET的演進(jìn)

隨著FinFET技術(shù)的成熟,研究人員探索了結(jié)構(gòu)變化以提高性能和可制造性。三柵極晶體管代表了從雙柵極FinFET的重要演進(jìn)。在三柵極器件中,鰭片寬度相對于高度做得稍大一些,柵極電極包裹鰭片的三個表面:兩個側(cè)壁和頂部表面。這種結(jié)構(gòu)放寬了嚴(yán)格的鰭片寬度要求,同時通過三面柵極保持良好的靜電控制。

英特爾公司廣泛開發(fā)了三柵極技術(shù)并展示了出色的成果。

圖8：柵極長度為60納米、鰭片寬度為55納米、鰭片高度為36納米的三柵極晶體管的橫截面透射電子顯微鏡圖像和電學(xué)特性,柵極電極在三個側(cè)面完全包裹硅鰭片,只有底部表面在鰭片與掩埋氧化層連接處保持無柵極,n溝道和p溝道器件均表現(xiàn)出極低漏電流的出色開關(guān)特性。

通過器件模擬仔細(xì)表征了鰭片尺寸與靜電控制之間的關(guān)系。對于給定的柵極長度和氧化層厚度,存在一個可接受的鰭片寬度和高度設(shè)計空間,可將漏極誘導(dǎo)勢壘降低保持在指定閾值以下。雙柵極FinFET需要窄鰭片,通常小于柵極長度的一半。三柵極器件允許更寬的鰭片,因?yàn)轫敳繓艠O提供了額外的控制。超薄體平面晶體管需要最薄的硅體,因?yàn)橹挥袉蝹€頂部柵極。

另一個重大發(fā)展是調(diào)整FinFET結(jié)構(gòu)以便在體硅晶圓而非絕緣體上硅晶圓上制造。體硅FinFET在鰭片下方使用重?fù)诫s區(qū)域(稱為穿通阻擋層)來防止漏電流通過襯底在鰭片下方流動。超陡逆向阱結(jié)構(gòu)(摻雜濃度隨深度快速增加)在相鄰鰭片之間提供隔離,同時最小化與襯底的電容耦合。與絕緣體上硅相比,這種方法降低了晶圓成本并改善了散熱,盡管需要額外的工藝復(fù)雜性。

集成挑戰(zhàn)與解決方案

在FinFET從研究演示過渡到批量制造之前,必須解決幾個集成挑戰(zhàn)。源極和漏極區(qū)域的寄生電阻成為重要關(guān)注點(diǎn)。在平面MOSFET中,源極和漏極區(qū)域通過將摻雜劑注入相對較厚的硅表面形成。在FinFET中,窄鰭片幾何形狀提供的硅體積要少得多,用于形成低電阻接觸。簡單地將摻雜劑注入薄鰭片會導(dǎo)致高串聯(lián)電阻,降低整體晶體管性能。

解決方案涉及選擇性外延生長,將源極和漏極區(qū)域擴(kuò)展到原始鰭片尺寸之外。在定義柵極后,硅或硅鍺僅在暴露的硅表面上選擇性生長,而不在介電區(qū)域上生長。這種外延創(chuàng)建了電阻更低的更大源極和漏極體積。對于p溝道器件,硅鍺源極和漏極區(qū)域還在硅溝道中引入應(yīng)變,增強(qiáng)空穴遷移率并提高驅(qū)動電流。

圖9：嵌入式硅鍺源極和漏極區(qū)域如何在50納米柵極長度器件中將驅(qū)動電流提高約25%。

柵極電極功函數(shù)工程隨著高k介電材料和金屬柵極的引入變得更加復(fù)雜。由于量子力學(xué)隧穿導(dǎo)致的過度柵極漏電流,二氧化硅柵極介電材料已達(dá)到縮放極限。基于氧化鉿的高k介電材料可以做得物理上更厚,同時保持相同的等效氧化層厚度,大大降低了柵極漏電流。然而,高k介電材料需要金屬柵極電極而不是多晶硅,因?yàn)槎嗑Ч钖艠O在高k界面處受到費(fèi)米能級釘扎的影響。不同的金屬柵極材料和功函數(shù)調(diào)諧層使不同晶體管類型的獨(dú)立閾值電壓控制成為可能。

布局與設(shè)計考慮

最新的FinFET技術(shù)

到2010年,多家半導(dǎo)體制造商已經(jīng)在22納米和20納米節(jié)點(diǎn)上展示了高性能FinFET技術(shù)。

圖10：臺積電22/20納米FinFET(柵極長度為25納米)的透射電子顯微鏡橫截面和電學(xué)特性,這些圖像中可見的錐形鰭片輪廓是用于定義鰭片的各向異性硅蝕刻工藝的結(jié)果,n溝道和p溝道器件均實(shí)現(xiàn)了非常低的關(guān)態(tài)漏電流(約1納安/微米),同時在1伏柵極過驅(qū)動下提供超過1000微安/微米的驅(qū)動電流。

英特爾公司在2011年宣布,其22納米制造工藝將使用三柵極晶體管作為默認(rèn)器件結(jié)構(gòu),標(biāo)志著多柵極晶體管首次大規(guī)模生產(chǎn)實(shí)施。這代表了半導(dǎo)體歷史上的分水嶺時刻——在平面MOSFET縮放超過四十年后,行業(yè)正在過渡到根本上新的三維晶體管架構(gòu)。英特爾和其他制造商的后續(xù)工藝節(jié)點(diǎn)繼續(xù)改進(jìn)和縮放FinFET技術(shù)。

不同薄體晶體管架構(gòu)之間的競爭仍在繼續(xù)。超薄體全耗盡絕緣體上硅晶體管(通常稱為UTBB SOI)提供了另一種方法,在保持平面結(jié)構(gòu)的同時實(shí)現(xiàn)薄體靜電控制。

圖11：20納米UTBB SOI器件與22納米體硅FinFET的比較,兩種方法都實(shí)現(xiàn)了可比的漏電流控制,但FinFET展示了稍高的驅(qū)動電流,不同結(jié)構(gòu)之間的選擇涉及性能、制造成本、熱性能和與不同電路應(yīng)用兼容性之間的復(fù)雜權(quán)衡。

回顧與展望

參考文獻(xiàn)